ELEMANIA
Digitale - Ciclo di lettura in memoria
Ciclo di lettura in memoria

L'insieme delle operazioni e la sequenza di segnali necessari per scrivere una parola in memoria vengono detti ciclo di lettura in memoria.

Il diagramma temporale del ciclo di lettura è più semplice di quello di scrittura:

La sequenza delle operazioni necessarie è la seguente:

  1. per prima cosa viene fornito l'indirizzo della parola che si vuote leggere;
  2. dopo un certo tempo sui piedini di uscita compare il dato;
  3. infine l'indirizzo può essere tolto.

Si noti che il comando di R/W viene sempre mantenuto a livello H durante il ciclo di lettura. Infatti il valore R/W = H non è mai pericoloso per il contenuto della memoria, poiché eventuali errori in fase di lettura non possono comunque modificare i valori memorizzati (mentre in fase di scrittura qualsiasi errore, di indirizzo e/o di dato, provoca scritture indesiderate in memoria).

La temporizzazione dei segnali è mostrata in figura:

Il significato dei tempi è:

Memorie con uscita three-state

Molti integrati di memoria presentano uscite three-state, cioè che oltre ai due normali valori logici H e L possono anche assumere un terzo stato di alta impedenza.

In questi casi i piedini di uscita sono mantenuti in uno stato ad alta impedenza fintantoché non viene effettuata un'operazione di lettura. Nel caso di uscite three-state la memoria tipicamente presenta un ingresso aggiuntivo detto OE , outuput enable, di solito attivo sul livello basso. Tale ingresso, come suggerisce il nome, serve per abilitare i piedini di uscita o mandarli in uno stato di alta impedenza. Tipicamente questa funzione viene utilizzata quando la memoria utilizza un solo gruppo di pin bidirezionali, sia per scrivere che per leggere i dati. In questo caso, durante la scrittura, in pin devono essere mandati in uno stato di alta impedenza (per evitare un conflitto logico con i valori inseriti dall'esterno).

Il diagramma temporale si modifica nel seguente modo:

Si osservi che lo stato di alta impedenza viene rappresentato con una linea unica centrale (a metà fra i livelli L e H). Le uscite U sono in alta impedenza fino a che OE non va a livello basso (in realtà escono dallo stato di alta impedenza con un po' di ritardo, come si vede chiaramente dal diagramma qui sopra). Allo stesso modo, quando OE torna a livello alto, le uscite U si disattivano (tornano in alta impedenza) dopo un certo tempo di ritardo.

 

 

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